数字逻辑设计基础-加/减法计数器
计数器是数字逻辑设计中最常见的的模块，但是也是比较重要的模块，在简单的时序电路中使用较多。现在要设计一个计数器，能够满足以下要求。（1）：能够根据输入信号，enable_cnt_up，和enable_cnt_dn进行加计数和减计数（2）：如果信号new_cntr_perset为高电平并且保持一个周期，那么计数器就被设置为新的预设值。（3）：在pause-counting有效时，计数...
