亚稳态的产生与消除基本概念一、亚稳态的产生与后果三、亚稳态的处理四、亚稳态产生的概率降低亚稳态对电路的影响
一、亚稳态的产生与后果产生：亚稳态是指触发器无法在某个规定的时间段内到达一个可以确认的状态。所有的数字器件（如FPGA）中的寄存器都定义了一个信号时序要求，满足这一要求的寄存器才能在输入端捕获数据在输出端输出数据。为了确保可靠的操作，寄存器输入端的数据必须在时钟上升沿到来之间保持一个最小的稳定时间（寄存器的建立时间 tsu）以及在时钟沿之后保持一个最短时间（寄存器保持时间tH）。寄存器在经过一定得时钟到输出延迟（tco）之后输出有效。如果信号传输违反了tsu以及tH的要求，寄存器的输出很可能会进
