EDA技术实用教程 | 复习十 | 移位寄存器的行为级描述
移位寄存器的设计设计一个同步并行预置功能的8位右移移位寄存器。CLK是移位时钟信号，DIN[7 : 0]是8位并行预置数据端口， LOAD是并行数据预置使能控制信号，QB是串行输出端口。工作方式：当CLK的上升沿到来时过程被启动。如果这时预置使能LOAD为高电平，则输入端口处的8位二进制数被同步并行置入移位寄存器中，用作串行右移输出的初始值；如果预置使能LOAD为低电平，则执行赋值语句“REG8[6 :0] <= REG8[7 : 1]”，此语句表明：1）一个时钟周期后将上一时钟周
