【verilog_4】: 设计一个 16 选 1 选择器 Design a 16-to-1 selector设计一个 16 选 1 选择器 Design a 16-to-1 selector
设计一个 16 选 1 选择器 Design a 16-to-1 selector法一author : Mr.Maoe-mail : 2458682080@qq.commodule mux16_1( input [3:0] sel, input [15:0] D, output Y);assign Y = D[sel];endmodule 法二author : Mr...