时序约束 所有的时序约束都是要告诉编译器，我的时钟和数据要满足怎样的关系，然后交给编译器去计算最糟糕的情况下能不能满足条件，还差多少ns就会不满足条件。主时钟主时钟通常由两个来源：（1）板级时钟通过输入端口进入设计；（2）GT收发器的输出管脚（如恢复时钟）。主时钟必须与一个网表对象相连，该对象代表了所有时钟边沿的开始点，并且在时钟树中向下传递。也可以说，主时钟的源点定义了0时刻，Vivado靠此来计... 数字IC设计 2023-05-25 53 点赞 0 评论 80 浏览
