基于FPGA的误码检测
基本原理主要分为以下几个部分：（1）锁相环（2）M序列生成模块（3）数据接口模块（4）模拟信道模块（5）本地M序列生成模块（6）同步模块（7）误码统计模块锁相环主要产生系统时钟信号和输出同步时钟信号。采用Altera自带的IP模块M序列生成模块伪随机信号发生器又叫PN序列发生器或者是m序列发生器。m序列是一种线性反馈寄存器序列，m序列的产生可以利用r级寄存器产生长度为2^r-1的m序列，该实验中采用3级寄存器产生7序列发生器。
