VHDL的TestBench仿真
本人是刚接触FPGA的小白，这也是我第一次写文章。如果文中有错误和不恰当的地方，还望大家提出建议和指导。以下就是我对testbench的理解和总结。对于testbench文件，我是这样理解的：testbench文件实际上也是一个vhdl文件(后缀为.vhd)。我们将设计好的电路模块封装为一个元件，然后在testbench文件例化它，再通过映射的端口产生激励信号。这些激励信号模拟成待测试的电路模块...
