【HDLbits刷题笔记 】04-verilog语法-程序部分Always块(组合)Always块(时钟)If 语句 If statement latchesCase 语句Priority encoder优先级编码器Priority encoder with casezAvoiding latches
例如下面的模型，if 语句中缺少 else 结构，系统默认 else 的分支下寄存器 q 的值保持不变，即具有存储数据的功能，所以寄存器 q 会被综合成 latch 结构。触发器（flip-flop），是边沿敏感的存储单元，数据存储的动作（状态转换）由某一信号的上升沿或者下降沿进行同步的（限制存储单元状态转换在一个很短的时间内）。两者都创建相同的组合逻辑。网上说casex和casez属于不可综合语句，仅针对一般电路不会出现x状态来说的，但是综合工具并不会对x，z认识这个状态，所以综合出来的电路是
