深入理解阻塞和非阻塞赋值的区别
阻塞与非阻塞赋值的语言结构是Verilog语言中最难理解的概念之一。 有这样的两个要点： （1）在描述组合逻辑的always块中用阻塞赋值，则综合成组合逻辑的电路结构； **（2）在描述时序逻辑的always块中用非阻塞赋值，则综合成时序逻辑的电路结构。 这样做的原因是：** 这是因为要使综合前仿真和综合后仿真一致的缘故。 为了更好地理解上述要
