FPGA-时序分析基础（2）必需的SDC约束（Required SDC Constraints）（1）
必需的SDC约束（Required SDC Constraints）（1）时钟约束:理想时钟约束(Ideal clock constraints)有两种类型的时钟约束：基本时钟：绝对时钟/基准时钟：由器件输入管脚输入的时钟；虚拟时钟：驱动外部器件的时钟，不真正进入fpga内部,为IO时序分析确定正确的发送、锁存沿的相对关系。衍生时钟：(来自fpga内部的基本时钟或其他的衍生时钟，其与时钟源之间必须定义明确的关系)如：pll的输出时钟就是衍生时钟，它在一定程度上与pll的输入时钟相关
