串行接口（UART）------verilog实现串口发送模块
前面一篇博客实现已经分析并实现串行接口的接收模块。其中，串口的波特率对串口来说是一个比较重要的概念，因为其决定了接收或者发送一位数据所用的时间。由于FPGA所用的时钟通常远比串口的波特率快，所以在使用FPGA的时钟发送或者接收数据时，都需要一个串口波特率定时模块来产生定时脉冲，以此确保每位数据只被接收或者发送一次。串口发送过程如图1所示，由图可知，其基本原理跟串口的接收时序一致，唯一区别就是串...
