Verilog HDL 学习笔记 ——— （1）Verilog HDL基本框架
Verilog HDL基本框架1. 基本概述常用模板如下model 模块名 (端口1, 端口2, 端口3, ..., 端口n);// 声明部分 端口类型说明 (input, output, inout); 参数定义; 数据类型定义 (wire, reg等);// 逻辑功能描述部分 示例引用低层次模块和基本门元件; 连续赋值语句; 过程结构模块; 行为描述语句; 任务和函数;endmodule以下是对各个部分的详细解释:
