Verilog HDL（五）:组合逻辑(always和assign)与时序逻辑
组合逻辑1.概念：从电路本质上讲，组合逻辑电路的特点是输出信号只是当前时刻输入信号的函数，与其他时刻的输入状态无关，不涉及信号跳变沿的处理。无存储电路，也没有反馈电路。2.描述：（1）always模块的触发事件为电平敏感信号电路 ：always模块中的信号必须定义为reg。例：实现一个两输入比较器，输入分别为d1,d2,输出为f1,f2,f3。module compare_...
