【Verilog HDL数字系统设计】【笔记】Verilog HDL的基本语法Verilog HDL 基本语法
Verilog HDL 基本语法Verilog HDL程序的基本结构Verilog HDL程序由模块组成一个完整的模块由模块端口定义和模块内容组成模块内容包括I/O声明，信号类型声明和功能表述基本结构module 模块名（端口定义）; I/O声明; //代码 功能描述; //代码endmodule语法：module 与 endmodule 定义一个模块的起始与解释module后跟模块名模块名必须以英文字母开头可以包括英文字母，数字和下划线除了endmodule，所有的
