基本的同步时序路径约束
基本的同步时序路径约束先读文章：《时序逻辑电路的建立，保持时间裕量分析》我们设计的同步时序电路示意图如下。从上面的示意图可知，一个同步时序电路的时序路径无非就是四种：先看路径（2），从内部寄存器到内部寄存器。如文章《时序逻辑电路的建立，保持时间裕量分析》中的详细描述，要满足如下建立保持时间要求。对于EDA来说，tsetup(寄存器建立时间要求),tcq（寄存器输出延时）,thold（寄存器保持时间要求）它都是知道的。在忽略tjitter(时钟抖动)的情况下，我们需要告诉EDA我们的时钟周期，tc
