Verilog HDL 语言笔记一.基本语法二. 描述方式与层级设计三. 组合逻辑电路设计四. 时序逻辑电路设计五. 有限状态机的设计
模块的结构Verilog程序的基本设计单元是“模块”，模块完全定义在module 和endmodule关键字之间。 每个模块包含四个主要部分：模块声明，端口定义，数据类型说明和 逻辑功能描述。module <模块名> （ <端口> <端口>......）; <端口定义> <数据类型说...
