菜鸟做设计必看！有关如何做设计的整体思路，以及能否综合的笔记xx; //延时xx;501;9:在VERILOG语法中， if…else if … else 语句是有优先级的，一般说来第一个IF的优先级最高，最后一个ELSE的优先级最低。如果描述一个编码器，在XILINX的XST综合参数就有一个关于优先级编码器硬件原语句的选项Priority Encoder Extraction. 而CASE语句是”平行”的结构，所有的CASE的条件和执行都没有“优先级”。而建立优先级结构会消耗大量的组合逻辑，所
对Verilog 初学者比较有用的整理(转自它处)作者: Ian11122840 时间: 2010-9-27 09:04
