Verilog 变量声明与数据类型一
Verilog 变量声明与数据类型一Verilog语法中最基本的数据类型有 线网（wire），寄存器（reg）和整数（integer）三种类型，这三种数据类型是可综合的数据类型，在Verilog 程序设计中被广泛使用。其它还有可以用于仿真的数据类型如 timer，real，字符串等变量都可以看作reg类型的扩展。wire,reg ,integer,timer,real是声明变量类型的关键字。变量必须先声明后使用，声明后变量的数据类型也就确定了。变量声明是模块（module)内惟一的，不能在同一个
