FPGA设计过程中的心得总结与经验一、跨时钟域处理二、时钟上升沿/下降沿
一、跨时钟域处理在进行FPGA设计过程中，经常会遇到跨时钟域问题，若由快时钟域向慢时钟域进行转换时，需先把快时钟域的信号进行拉长处理，再进行慢时钟域的跨越，处理方法如下：usr_clk_w 频率 > sclk 频率reg f_start = 0;reg [2:0] f_start_cnt;always @(posedge usr_clk_w)begin...
