SV过程块（always、initial）
module，interface认为是硬件；program，class认为是软件过程块：1）always（可综合） 2）initial（不可综合)always:可用于module和interface中always @ （posedge clk）----时序逻辑 " <= "always @ （ * ）----组合逻辑 " = "eg:上文提到了always具备描述硬件电路行为和核心要素，你认为下列选项哪些是正确使用always的方
