数逻第四章 时序电路 元件电路分析时间状态设计状态简化状态分配
和组合电路不同，当输入改变时，输出并不会马上改变。而是需要时钟信号改变时，输出会更新。需要时序电路的原因很简单：当我们需要一个循环时，我们希望控制循环的变量是离散的。如果i=1时进行循环，如果i=1的时间较长，可能会循环多次（由电路内部的延时决定）但是如果是i的上升沿进行循环，可以给i的脉冲信号，方便控制循环的次数。元件锁存器当时序信号高时输出，时序信号低时将新的输出"锁住"。对应的verilog描述为always@(clk)begin....endD锁存器，.
