平常小白菜

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2年10月17天

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[转] verilog中的integer和reg的差别

http://www.cnblogs.com/dangxia/archive/2012/03/10/2389685.html今天看代码时遇到了integer,只知道这是个整数类型,可详细的内容却一窍不通,查看了资料---《verilog数字VLSI设计教程》。其中是这么写到的:大多数的矢量类型(reg或者net)都被默认当做无符号数。integer和real是个例外,它们被默认为...

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