FPGA知识点---同步/异步逻辑
同步逻辑：时钟之间有固定的因果关系，各触发器的是何种端全部连接在一起，并接在系统时钟端，只有当时钟脉冲到来时，电路的状态才能改变。异步逻辑：各时钟之间没有固定的因果关系。电路状态的改变由外部输入的变化直接引起。同步电路：存储电路中所有触发器的是何种输入都接在一个时钟脉冲源，因为所有触发器的状态的变化都与所加时钟脉冲信号同步。异步电路：电路没有统一的时钟，有些触发器的时钟输入端与时钟脉冲相连，只有这些触发器的状态与时钟脉冲同步，而其他的触发器的状态不与时钟脉冲同步。在设计可综合模块时，避免使用
