verilog 四级 伪随机数发生器
代码在git.目录结构├── compile.sh├── random.v└── stimulus_tb.vrandom.v//2022-05-17//四级伪随机码发生器`timescale 1 ns/10 ps module m_gen (clk,res,y);input clk;input res;output y;reg[3:0] d; //触发器定义成reg变量;assign y=d[0]
