时序逻辑电路设计入门——Verilog HDL语言计数器移位寄存器
时序逻辑电路设计入门——Verilog HDL语言计数器移位寄存器计数器module count_test(en,clk,clr,cout,outy);input en,clk,clr;output [3:0]outy;output cout;reg [3:0]outy;always @ (posedge clk or posedge clr)// 请在下面添加代码，完成16 进制计数器功能/* Begin */if(clr) outy<=0;else if(en) if
