22/4/24始—— Vivado与Verilog学习有记
界面说明 选项作用Schematic将所写代码构成电路图展现出来。IP Catalog文件中所带的库函数RTL ANALYSIS得出RTL图SYNTHESIS对代码进行综合IMPLEMENTATION对代码进行综合实现电路图Verilog代码说明0：逻辑0—“假”1：逻辑1—“真”x 或X: 未知z或Z:高阻说明：x意味着信号数值的不确定；z意味着信号处于高阻状态，常见于（ input ，reg ）没有驱动时的逻辑结
