Verilog Project俄罗斯方块(1)Verilog Project俄罗斯方块(1)
Verilog Project俄罗斯方块(1)在这个Project中比较麻烦的就是俄罗斯方块的存储，经过考虑，我们考虑直接使用若干个register来直接储存这个背景方块。相关register的定义如下，上verilog code.reg [9:0]BG[23:0];reg [2:0]shape;reg [1:0]circute;reg [3:0]center_x;reg [4:0]center_y
