虚拟时钟(Virtual clock)
虚拟时钟(Virtual clock) 通常RTL设计要求对芯片/module的输入信号进行reg_in打拍处理，对芯片/module的输出也要求做reg_out打拍处理，这是良好的代码习惯，为时序收敛留下足够裕量，也避免顶层例化综合后的子模块时出现模块间IO时序不满足的情况。综合阶段可根据设计工艺需求，设置IO的input/output为时钟周期的40%-60%。但是，芯片timing sign-off阶段会偶尔遇到IO时序少量违例，比如，输入reg的hold违例、输出reg的setup违例，
