杭电计算机组成实验4（四）寄存器堆设计实验
实验内容1. 学习使用Verilog HDL 进行时序电路的设计方法2. 掌握灵活运用Verilog HDL进行各种描述与建模的技巧和方法3. 学习寄存器堆的数据传送与读/写工作原理，掌握寄存器堆的设计方法解决方法1. 分析一个32x32位的寄存器堆，即含有32个寄存器，每个寄存器32位。该寄存器堆有2个读端口、1个写端口，即能够同时读出2个寄存器的值，写入1个寄存器2. 首先，分析出两个端口读入是5位的地址，读出的数据是32位的两个，该寄存器堆只有一个写端口，还要配合控制信号Write_Reg
