数字电路之CPU设计四
实验四 模型机时序部件的实现一、实验目的1．熟悉计数器、寄存器和 RAM 的工作原理。2．了解模型机中 SM 的作用。3．学会使用 VHDL 语言设计时序电路。二、实验内容1．用 VHDL 语言设计 SM；2．用 VHDL 语言设计一个 8 位的指令计数器 PC；3．用 VHDL 语言设计 3 个 8 位寄存器组成的寄存器组，实现读写操作。4．用 LPM_RAM_IO 定制一个 256*8 的 RAM，实现对 RAM 的读写操作。三、实验方法1、 实验方法采用基于FPGA进行数字逻辑
