数电实验 可逆计数器设计数电实验 可逆计数器设计
数电实验（三） 可逆计数器设计module yyc2018113559_3(clk,clr,x,Q,co,codeout);input clk,clr,x; //clk时钟，clr低电平Q清零，x转换加计数与减计数output reg[6:0] codeout;output co; //进位信号output reg[3:0] Q;always @(posedge clk,negedge clr) //敏感信号为clk上升沿，clr下降沿 if(!clr) //如果clk为低电平，Q
