EDA数字钟设计（verilog）——闹钟模块
闹钟的设置优先级要低于正常示数，所以必须在正常示数时使用闹钟开关才能进行闹钟的设定，而且闹钟的校时校分是用的2Hz的快速校时校分，更加的方便有效，因为是在正常计数下的闹钟设定，所以设定闹钟时时钟依然正常的行走。闹钟将向报时电路输出一个闹钟来了的信号，以便在报时模块中实现闹钟的铃声。具体代码如下：module alarm(clk_2Hz,naozhong_swh,alarm_ho...
