<RTL设计的艺术> verilog实现单链表遍历一、问题背景二、问题深入三、C model代码四、初始思路分析五、方案存在的问题六、问题解决方式七、总结 假设存在这样的单链表,链表每个节点为16bit,其中bit14为1标明该节点是否为根节点,如果是根节点则bit 13-0用于存储根节点对应数据;如果bit14为0则标明该节点是中间节点,bit RTL设计的艺术 2023-05-23 73 点赞 1 评论 110 浏览