FPGA中同步置数、同步清零的计数器
定义输入为data，load，clk，reset；输出为out；则代码为：module count(out,data,load,reset,clk); input clk,reset,load; input [7:0] data; output [7:0] out; reg [7:0] out;always @(posedge clk) //clk上升沿触发 begin if(!reset)
