基于 Verilog 的经典数字电路设计（16）有限状态机基于 Verilog 的经典数字电路设计（16）有限状态机
状态机！！！非常重要！非常重要！非常重要！重要的事说三遍！ 可能你还没有搞过比较大的 FPGA 工程设计，没有体会到一大堆时序状态信号、时序控制信号、时序顺序操作的费神费脑，甚至，可能是无底洞的一个时序设计，毕竟时序是设计出来的，我们需要有一个规范的时序设计套路，类似于 IC 验证需要一种方法学如 UVM 一样。后续，我会根据具体的设计来详细进行 FSM 的设计思路讲解。
