FPGA学习（第8节）-Verilog设计电路的时序要点及时序仿真一、D触发器时序分析二、仿真操作
一个电路能跑到多少M的时钟呢？这和电路的设计有密切联系（组合逻辑的延时），我们知道电路器件都是由一定延迟的，所以信号的仿真很重要。如果延迟时间大于时钟，就会导致时序违例，出现逻辑错误。项目要求300M怎么实现呢？学习涉及如下：建立时间保持时间；电路延时时钟频率关键路径流水线设计来提高CLK首先来看下D触发器一、D触发器时序分析...
