【Verilog HDL】24进制计数器【 1. 源代码 】【 2. 仿真图 】温故知新
文章目录24进制计数器设计要求【 1. 源代码 】顶层文件1. 分频器模块2. 控制模块3. 个位计数器模块4. 十位计数器模块5. 数码管模块【 2. 仿真图 】24进制计数器设计要求将4HZ信号分频得到的1HZ时钟信号作为计数脉冲。具有加/减计数、开始/暂停计数、清零功能。【 1. 源代码 】顶层文件1. 分频器模块//N=4fen pinmodule FDiv(clk,clkout,en);input wire clk,en;output reg clkout;reg [3
