逻辑复制另一种方法，是在 DC 软件的约束文件中，设置 max_fanout 属性，一般将max_fanout设置为 3，当实际设计中该信号的 fanout 超过了3，综合器会自动优化。建立 保持时间与组合逻辑延迟有关,对于组合逻辑的延迟，也即触发器之间的门延迟，不能太大，也不能太小，太大会导致（关键路径）建立时间不满足，太小会导致（关键路径）保持时间不满足。2、用寄存器对模块的输入与输出进行缓存。正时钟偏斜 skew 对于建立时间 Tsetup 的满足是有益的，而对保持时间 Thold 的满足
verilog
2023-05-23
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