在Verilog里边 always@(*)语句是什么意思？
在Verilog中always@()语句的意思是always模块中的任何一bai个输入信号或电平发生变化时，该语句下方的模块将被执行。1、always语句有两种触发方式。第一种是电平触发，例如always @(a or b or c)，a、b、c均为变量，当其中一个发生变化时，下方的语句将被执行。2、第二种是沿触发，例如always @(posedge clk or negedge rstn)，即当时钟处在上升沿或下降沿时，语句被执行。3、而对于always@()，意思是以上两种触发方式都包含在
