在利用Verilog写状态机过程中遇到的一些小问题的总结
最近这几天自己写了一个spi的驱动，但是写的过程中遇到了不少的小问题，给我卡了最长时间的就是这个状态机跳转的问题。在经过七八个小时的不断修改下，终于可以了。可能是之前写这些时序都基本是照着别人的写的，所以有很多细节处没有注意到，今天完全独立设计一个稍微复杂一点点的时序才意识到这些细节的重要，这也是在自己的思考的解决办法和再次看了几次之前仿照着别人一些教程写的代码的一些总结。希望能在大家的学习过程中帮到大家，跳过这个坑。在写状态机的时候，状态之间的跳转常用一些标志来完成，而每个状态下，判断是否达到
