EDA设计（verilog）—— 七段管时钟
题目描述：计时器：在 6 个七段管上分别显示 小时（0-23 或 11）、分（0-59）、秒（0-59），各占 2 个管。外部时钟 50Mhz。可以用按键来产生一个复位信号 key，当按键按下立刻（异步）将时间复位成 0 小时、0 分、0 秒重新开始计时。1、题目解析：分析1：如何实现这个功能？我们需要6个7为的寄存器（或者一个7*6 = 42 位的寄存器）来保留每一个时刻的时间，“秒”和“分”的4个计数器的显示分别对应着一个60进制的计数模块，而“时”则对应着一个分析2：如果实现每一秒进行一次
