Verilog实现常见电路（一）
计划将常见电路的verilog实现进行总结，如有不对的地方，欢迎大家批评指正，先放目录一、边沿检测二、串并转换三、分频器一、边沿检测首先对数据打两拍，然后通过两拍数据之间的逻辑关系来判断出是上升沿还是下降沿module edge_detect( input clk, input rst_n, input data, output pos_edge, output neg_edge);reg data_d0,data_d1;alw
