数电和Verilog-组合逻辑和时序逻辑
A.10 组合逻辑和时序逻辑电路数字逻辑电路中分为两种逻辑电路结构，分别是组合逻辑和时序逻辑，如下图所示：时序逻辑电路由时钟clk来进行控制，像心跳一样一拍一拍的通过上升沿或下降沿来进行数据的同步和寄存，而组合逻辑则是一些逻辑运算，比如与、或、非、异或等运算，根据运算的复杂度，其组合逻辑电路的路径延迟就不同，但需要满足时序逻辑电路的建立时间和保持时间。一般两组触发器之间就是组合逻辑电路，图上的运算过程大致是：data_in数据输入进来，然后通过寄存器寄存，然后经过一段组合逻辑进行运算，最后再通过
