（135）FPGA时钟延迟约束（一）
（135）FPGA时钟延迟约束（一）1 文章目录1）文章目录2）时序约束引言3）FPGA时序约束课程介绍4）FPGA时钟延迟约束（一）5）技术交流6）参考资料2 时序约束引言1）什么是静态时序分析？通俗来说：在输入信号到输出信号中，因为经过的传输路径、寄存器、门电路等器件的时间，这个时间就是时序。开发工具不知道我们路径上的要求，我们通过时序约束来告诉开发工具，根据要求，重新规划，从而实现我们的时序要求，达到时序的收敛。2）什么是时序收敛？一个好的FPGA设计一
