非阻塞赋值的内部延时和外部延时
学习verilog有一段时间了，从字面上理解，阻塞和非阻塞的区别很直白。 前者是串行，主要用于描述组合逻辑，和软件中的赋值类似；后者是并行，主要用于描述时序逻辑。但是和内部延时、外部延时混用在一起的时候，各种意想不到的情况就会发生。下面将介绍，对于非阻塞赋值，内部延迟和外部延迟造成的结果就截然不同。例1: 假设在5ns时刻pclock上出现一个正跳变沿；而current_state在...
