D型触发器的verilog代码和Testbench的编写
September 14, 2016 作者：dengshuai_super 出处：http://blog.csdn.net/dengshuai_super/article/details/52540819 声明：转载请注明作者及出处。时序逻辑中为了响应不同的状态，需要对信号进行记忆。存储信号的电路常用的有锁存器（Latches）和D触发器（D-type Flip-Flop），前者使用时钟电
