夏宇闻《Verilog数字系统设计教程》 - 第13章 设计可综合的状态机的指导原则第13章 设计可综合的状态机的指导原则
这章节偷了懒，大多数都是文字识别复制的书本原话，加粗和红色字体标注了些自己觉得的重点。这章节对规范Verilog写法很有帮助，看很多例子总结出一点自己的经验。第13章 设计可综合的状态机的指导原则13.1 用Verilog HDL语言设计可综合的状态机的指导原则因为大多数 FPGA 内部的触发器数目相当多，又加上独热码状态机 (one hot state machine）的译码逻辑最为简单，所以在设计采用 FPGA 实现的状态机时，往往采用独热码状态机（即每个状态只有一个奇在器置位的状态机）。建
