Verilog：三段式状态机（数字钟）
状态机在FPGA的设计中是至关重要的，使用的频率也很高，废话不多说在这里介绍一下三段式状态机如何设计。 设计状态机首先要清楚状态有几种，状态转移图是怎样的，各个状态的输出是怎样的。了解了这三样之后就可以开始设计实验所需要的状态机。 三段式状态机的设计步骤为：State Tranfer Logic 状态传输逻辑 State Transfer Block 状态传输块 State Output 状态输出 本次以数字时钟中的时间设置模块为模板来讲解状态机是如何产生的。本次的状态转移图...
