systemverilog中的参数传递——ref、input、output1 静态数组作为参数2 动态数组或队列作为参数3 类作为参数4 原文链接
systemverilog中的参数传递——ref、input、output1 静态数组作为参数1.1 input1.2 output1.3 ref2 动态数组或队列作为参数3 类作为参数4 原文链接1 静态数组作为参数sv中的静态数组、动态数组、队列都是用一块内存存放，而他们的名字作为该内存的地址，这点和c一致，但sv中没有指针的概念。传递这种大片内存的值一般只有两种规则：1.地址传递，函数内部修改可以改变函数调用的值。2.值传递，将整片空间复制一份，函数内部修改不会改变函数调用的值。但是，sv
