活泼煎蛋
Verilog中“==”和“===”的区别
“===”和“==”不同体现在对含有不定制X和高阻态Z数据的处理中：先说结论：==为逻辑相等，没有x/z时相同输出1，不同输出0；有x/z时，若其余位相同，输出是x，其余位不同，输出为0； !=为逻辑不等，没有x/z时相同输出0，不同输出1；有x/z时，若其余位相同，输出是x，其余位不同，输出为1； ===与!===为逻辑全等和逻辑不全等，x/z当作普通元素处理。本质：===与!==将x/z按照普通元素看待，进行比较；==不能识别x/z，其余位相同时，因为存在x/z位无法判断比较结果，
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Python的Bottle框架中返回静态文件和JSON对象的方法
代码如下：
-*- coding: utf-8 -*-
! usr bin python
filename: todo py
codedtime: 2014-8-28
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